Magasszintű logikai szintézis és logikai rendszerek tervezése

( Záróvizsga kérdések )

1. Ismertesse a feladatspecifikációt és viselkedési leírás kapcsolatát, valamint az elemi műveleti gráf fogalmát és tulajdonságait. (elemi műveletek értelmezése, transzfer sorozatok, foglaltsági idő értelmezése, lappangási idő, pipeline újraindíthatósága ) !

Ismertesse a pufferbehelyezés hatását az újraindítási időre és adja meg a módszer korlátait!

2. Ismertesse a művelet többszörözés lényegét és hatását az újraindítási idő csökkenésére!

Vázolja a pufferbehelyezéssel kombinált művelet többszörözés algoritmusát!

3. Ismertesse az elemi műveleti gráf szinkronizációjának algoritmusát, valamint a szinkronizáció és az ütemezés ( scheduling) kapcsolatát! ( ASAP és ALAP ütemezés származtatása a szinkronizációs késleltetési hatásokból).

4. Ismertesse az egyidejűség kizárásán alapuló allokációs algoritmust és a topológiai allokáció lényegét!

5. Ismertesse az egészértékű lineáris programozáson alapuló és a listás ütemezési algoritmusok lényegét!

6. Ismertesse az erővezérelt ( force-directed ) ütemezési algoritmus lényegét!

7. Jellemezze a magasszintű szintézis végeredményeként adódó struktúrális tervet, valamint a központi és az elosztott vezérlési megoldásokat!

8. Ismertesse a PLD típusú ( programmable logic device ) áramkörök legfontosabb csoportjait.

9. Csoportosítsa az FPGA ( field programable gate array ) áramköröket belső struktúrájuk alapján.

10. Ismertesse a XILINX gyártmányú XC 2000/3000 LCA áramkörök belső felépítését, a gyártó által biztosított konfigurálási lehetőségeket.

11. Foglalja össze a XILINX gyártmányú XC 2000/3000 LCA áramkörök működési folyamatábráját, valamint a fejlesztési folyamat fontosabb lépéseit.

12. A szimuláció elve a VHDL nyelvben (időzítés modell, tranzakciók, transport/inertial delay, resolved signal ).

13. VHDL viselkedés modell ( processz, signal, szenzitív csatorna, RTL leírás )

14. VHDL strukturális modell ( komponensek, konfigurációs, reguláris struktúrák )